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中文第一计算机图形学社区OpenGPU 版权所有2007-2018»论坛(Forum) IC Design & Verification (集成电路设计与验证讨论区)

Timing Closure in RTL Design & Synthesis(时序收敛)

您是否曾为关键路径(Critical Path)的时序违例(Timing Vialotion)而烦恼?也许这里能解决您的问题,本版主要讨论逻辑综合(Logical Synthesis)、物理综合(Physical Synthesis)以及微体系结构与寄存器传输级设计(Micro-architecture/RTL Design)过程中的时序收敛技术。

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Testbench of UVM/OVM/VMM Verification (高级自动化验证技术)

随着片上系统(System-On-Chip ,SOC)和片上网络(Network-On-Chip ,NOC)的IC设计越来越普及化,高度自动化的验证平台技术成为设计的关键之一,除此外高级验证平台还包括:验证平台(Testbench)在设计描述的不同抽象层次间可重用的技术以及对验证平台本身的硬件加速的技术。本版讨论也包括VMM/OVM/UVM验证方法学,以及传统Systemverilog等HVL(硬件验证语言)的使用技巧。

版主: xdesigner

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