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SV能像V一样debug吗?

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发表于 2010-9-6 19:18:29 | 显示全部楼层 |阅读模式
不只是interface上的信号,bench内部的信号也算,可以用debussy直接查看SV的信号吗?
发表于 2010-9-7 06:31:36 | 显示全部楼层
SV中硬件对应的都应该一样啊。
tb的变量应该像SW调试软件一样,不能dump波形。
发表于 2010-12-11 15:11:22 | 显示全部楼层
和v兼容的都可以.有些类也可以,但是需要工具的支持!!!
发表于 2011-4-16 12:43:30 | 显示全部楼层
还可以用interface将类中变量引到波型中
发表于 2011-8-4 15:43:12 | 显示全部楼层
似乎verdi可以,不过得加相应的命令行才行,让它支持SV debug,具体可以看一下使用手册
发表于 2011-8-4 20:34:03 | 显示全部楼层
本帖最后由 lanlo 于 2011-8-8 08:50 编辑

systemVerilog for verification 使用testbench驗證design circuit
systemverilog for design 使用 HLS 進行 設計
signalTap可以從設計好電路中取回驗證信號
boundary scan 可以使用 system console進行測試







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评分

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发表于 2014-9-11 11:36:31 | 显示全部楼层
整理的好!
发表于 2014-9-15 15:25:16 | 显示全部楼层
新版本的verdi可以, 但是比较麻烦,还不如用别的debug方式!
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