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synopsys clock gating methodology

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发表于 2011-5-3 12:13:30 | 显示全部楼层 |阅读模式
最近比较关心通过clock gating技术,到底能降低多少功耗。这里给出一个关于clock gating详细介绍,dc脚本使用,astro脚本使用,formality注意事项。非常详细。希望对大家有用。

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发表于 2011-5-5 17:27:59 | 显示全部楼层
blue兄给个摘要哈,是power gating吧?
最近发现ram ip的时钟开启时,尽管cs无效,所有ram块加起来也会有比较大的功耗,这种情况blue兄不知道有什么好办法没,有没有类似power gating的处理方法?
 楼主| 发表于 2011-5-26 09:24:08 | 显示全部楼层
sirc,关于ram我用hsim仿真过,还有也专门询问过foundry的designer,只要端口没有变化是没有功耗的,建议你在ram的所有控制线上,加上cs判断,保证所有端口在cs没有选通时,保持信号不要翻转,这样是没有功耗的。其实原理跟clock一致,只要信号不翻转,就没有充放电,自然功耗就没有了。
发表于 2011-5-26 10:56:04 | 显示全部楼层
blue1025 发表于 2011-5-26 09:24
sirc,关于ram我用hsim仿真过,还有也专门询问过foundry的designer,只要端口没有变化是没有功耗的,建议你 ...

嗯,有道理,不过呢,能不能用cs来控制ram的clk输入,进一步降低这个idle功耗?
 楼主| 发表于 2011-6-10 13:41:41 | 显示全部楼层
这个是可以的,我在应用中是重新产生ram clock的信号的
发表于 2011-11-20 07:17:41 | 显示全部楼层
Clock gating will more useful at power saving
发表于 2013-11-20 00:29:14 | 显示全部楼层
还是不错的总结!!!
发表于 2016-6-1 10:12:03 | 显示全部楼层
十分感谢!!!!
发表于 2017-4-15 16:47:10 | 显示全部楼层
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