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[Article] 设计的电路综合后,频率很低

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发表于 2011-11-11 14:40:48 | 显示全部楼层 |阅读模式
设计的电路综合后,频率很低,求教,怎么设计才能提高电路的频率,或者有什么好的方法和建议,小弟恳求了。
发表于 2011-11-11 15:52:40 | 显示全部楼层
减少组合逻辑的级数,
发表于 2011-11-12 01:51:36 | 显示全部楼层
这个问题太大了。
有架构上的优化,有算法上的优化,有rtl上的优化,有coding style上的优化,还有综合流程上的优化。。。
不过都有资料可查。
 楼主| 发表于 2011-11-12 10:59:51 | 显示全部楼层
三楼的兄弟,有没有架构方面的资料
发表于 2011-11-12 12:18:00 | 显示全部楼层
仔细看看critical path上的delay值大的部分
发表于 2011-11-12 15:43:09 | 显示全部楼层
hongchao 发表于 2011-11-12 10:59
三楼的兄弟,有没有架构方面的资料

这个需要看您做的是哪方面的设计。

您可以说说看,看我能不能帮您找找。
发表于 2011-11-17 19:39:45 | 显示全部楼层
你把RTL发上来,大家帮你参谋下
发表于 2018-5-3 16:23:51 | 显示全部楼层
希望大家踊跃发言,我顶先












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